问题:Verilog的基本设计单元是模块。它是由两部分组成,一部分描述();另一部分描述逻辑功能,即定义输入是如何影响输出的。
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问题:IP
问题:在进程中什么情况下综合为时序电路?什么情况下综合为组合电路?
问题:在case语句中至少要有一条()语句
问题:Verilog语言规定了逻辑电路中信号的4种状态,分别是0,1,X和Z。其中0表示低电平状态,1表示高电平状态,X表示不定态(或未知状态),Z表示()。
问题:下列描述代码可综合的是()A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever
问题:下列哪些Verilog的基本门级元件是多输出()A、nandB、norC、andD、not
问题:在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64
问题:下列语句中,不属于并行语句的是:()A、过程语句B、assign语句C、元件例化语句D、case语句
问题:简述FPGA与CPLD两种器件应用特点。
问题:已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111,而y的4位的补码为()
问题:ASIC
问题:可编程器件分为()和CPLD。
问题:下列数组描述中不正确的代码是()。A、integer cou [7:0] ;B、reg bool [16:0] ;C、integer mat [4:0][0:127] ;D、reg [8*8:1] carray_value;
问题:系统函数和任务函数的首字符标志为(),预编译指令首字符标志为()。
问题:用assign描述的语句我们一般称之为()逻辑,并且它们是属于并行语句,即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或()逻辑,并且它们是属于串行语句,即于语句的书写有关。
问题:RTL